Please use this identifier to cite or link to this item: http://hdl.handle.net/2307/4426
Title: Strumentazione integrata su FPGA per power quality: la metrologia della frequenza
Authors: Giarnetti, Sabino
metadata.dc.contributor.advisor: Caciotta, Maurizio
Keywords: power quality
stima frequenza
FPGA
Issue Date: 5-Apr-2012
Publisher: Università degli studi Roma Tre
Abstract: Il lavoro di tesi si colloca nell’ambito dei sistemi di monitoraggio per la power quality. La linea di ricerca in cui si inserisce l’attività ha come obiettivo quello di sviluppare uno strumento integrato embedded su architettura Field Programmable Gate Array (FPGA) per la misurazione accurata e metrologicamente riferibile delle variazioni dei parametri tipici della power quality e dell’individuazione e classificazione di eventi (interruzioni di diversa durata, fenomeni transistori, disturbi impulsivi, ecc.). Le attività svolte vanno dallo studio di specifici algoritmi, fino allo sviluppo e la caratterizzazione di elettronica dedicata. In questo lavoro si affronterà, in particolare, il tema della misurazione della frequenza di rete, parametro di grande importanza nella produzione, trasmissione e distribuzione dell’energia elettrica in forma alternata. La stima accurata di questo parametro ha grande rilevanza in relazione al significato fisico delle sue fluttuazioni (squilibrio tra energia prodotta ed energia consumata) e alla sua fondamentale utilità nel garantire la corretta applicazione di numerosi algoritmi per la stima degli altri parametri e l’identificazione di eventi. E’ stato effettuato uno studio della letteratura sui metodi di stima della frequenza dando particolare rilievo alle prestazioni in regime non stazionario, basato su osservazioni corte del segnale (pochi periodi). Dalla teoria generale della massima verosimiglianza risulta che il metodo che garantirebbe le migliori prestazioni in termini di accuratezza in queste condizioni è il fitting ai minimi quadrati. A causa della sua complessità di calcolo, l’applicazione real-time di questo stimatore su sistemi embedded non è stata quasi mai presa in considerazione. Il contributo principale del lavoro sta nella rielaborazione del metodo ai minimi quadrati introducendo un’approssimazione particolarmente adatta ai segnali della rete elettrica. Lo sviluppo matematico è stato effettuato sia con un modello di segnale a singolo tono che con un modello multi armonico. L’innovazione della tecnica sta nella semplificazione del calcolo rispetto all’algoritmo di base e nel fatto che viene evitata la ricorsione del calcolo favorendone effettivamente un’implementazione hardware. L’algoritmo proposto permette di ottenere la stima attraverso il calcolo delle radici di un polinomio i cui coefficienti dipendono dal segnale osservato. A seconda del numero dei termini considerati (e quindi del grado del polinomio) si ottengono livelli di approssimazione differenti. Le prestazioni sono state valutate effettuando una statistica su una serie di test, con lo scopo di confrontare la bontà della stima nell’applicazione per la power quality con l’algoritmo considerato in letteratura il più conveniente in termini di rapporto tra complessità di calcolo e prestazioni (la DFT interpolata). I parametri del modello del segnale di test sono stati gestiti automaticamente per simulare le variazioni tipiche che si possono riscontrare nei segnali di rete. Il confronto ha mostrato che per segnali con SNR al di sotto di 90 dB e per osservazioni molto corte, l’approssimazione di primo grado (equazione lineare e quindi più semplice) garantisce una stima migliore e più stabile sia rispetto alle approssimazioni di ordine superiore che rispetto alla DFT interpolata. Questo rappresenta un grosso vantaggio in quanto, nelle condizioni considerate, la soluzione dal calcolo più semplice coincide con quella più accurata. Alla luce di quanto osservato per l’implementazione su FPGA è stato scelto l’algoritmo proposto nella sua versione di primo ordine con una stima basata sull’osservazione di due soli periodi del segnale di rete campionato a 25 kHz. Nell’ultima parte del lavoro è stata proposta una possibile architettura implementabile su FPGA con lo scopo di limitare la quantità di risorse necessarie. E’ stata descritta la procedura per la generazione del codice HDL a partire dallo schema funzionale in ambiente Simulink e dallo scaling delle operazioni in virgola fissa per preservare l’accuratezza dell’algoritmo simulato in virgola mobile. Il codice VHDL è stato infine sintetizzato per la programmazione su una scheda di sviluppo della Xilinx basata su FPGA della famiglia Virtex6. Sviluppi futuri prevedono l’ottimizzazione dell’architettura e un testing hardware real-time sfruttando una seconda FPGA come generatore di segnale di rete.
URI: http://hdl.handle.net/2307/4426
Access Rights: info:eu-repo/semantics/openAccess
Appears in Collections:X_Dipartimento di Ingegneria elettronica
T - Tesi di dottorato

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